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MOS管知識|傳輸管TG原理及組合邏輯延時分析-KIA MOS管

信息來源:本站 日期:2021-01-08 

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MOS管知識|傳輸管TG原理及組合邏輯延時分析-KIA MOS管


傳輸管TG原理及組合邏輯延時

MOS,即場效應管,四端器件,S、D、G、B四個端口可以實現開和關的邏輯狀態,進而實現基本的邏輯門。


NMOS和PMOS具有明顯的對偶特性:NMOS高電平打開(默認為增強型,使用的是硅柵自對準工藝,耗盡型器件這里不涉及),PMOS低電平打開。在忽略方向的情況下,采用共S極接法,有如下特性:


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第一張圖是Vds隨Vgs變化的情況,用于描述開關特性。后面的邏輯分析一般基于這個原理。第二張圖是Ids隨Vds變化的情況的簡圖,用于描述MOS的靜態特性。


MOS的靜態特性由兩個區域決定:線性區和飽和區。前者一般是動態功耗的主要原因,后者是靜態電壓擺幅的決定因素。


線性區有:Id=μCoxW/L[(Vgs-Vth)Vds-1/2Vds^2]

飽和區有:Id=1/2μCoxW/L(Vgs-Vth)^2


后面的MOS器件一般基于這兩個區域的電學特性來分析總體的電學特性。電壓擺幅、面積、噪聲容限、功耗、延時基本上都是源自這個區域的原理。


CMOS電路及其改進

(1)最基本的CMOS電路--反相器


MOS,傳輸管,邏輯延時


MOS,傳輸管,邏輯延時


這里是反相器的版圖草圖及電路草圖,用于描述反相器的版圖位置和邏輯關系。反相器的功能很簡單,就是將Vout輸出為Vin的反向。


從功耗上看:PMOS和NMOS靜態不存在同時導通,即無靜態功耗。由于NMOS和PMOS關斷的延時,存在動態功耗。


從電壓擺幅上看:NMOS可以將Vout拉到L0(邏輯0),PMOS可以將Vout拉到L1,可以保證全電壓擺幅。


從面積上看:PMOS和NMOS各一個,標準的CMOS面積,其他電路的面積以其為參考。


從噪聲容限上看:CMOS的標準噪聲容限,以其為參考對比其他電路。


從延時看:取決于MOS管的工藝,也是其他電路延時的參考。


(2)與門和或門的CMOS實現

使用CMOS實現邏輯,需要的理解上拉網絡和下拉網絡:


上拉網絡:標準CMOS中采用PMOS組成上拉網絡,負責實現L1的電壓。下拉網絡:標準CMOS中采用NMOS組成下拉網絡,負責實現L0的電壓。


CMOS中,通過上拉網絡和下拉網絡的互斥來保證靜態下無直通電流,即上拉網絡和下拉網絡的導通狀態總是相反。這意味著上拉網絡和下拉網絡存在對偶關系---串聯對并聯。


再關注一個網絡的導通關系:串聯的NMOS需要兩個輸入均為L1,輸出才能完成下拉L0,即Y=AB,不完全與邏輯。


并聯的PMOS需要兩個輸入均為L0,輸出才能不完成下拉L0,即Y=A+B,不完全或邏輯。


所以,CMOS的與邏輯和或邏輯如下:


MOS,傳輸管,邏輯延時


由于以NMOS為串并聯參考,所以構建的邏輯需要取非。這個相對于反相器而言,主要是拓展了N網絡和P網絡,這是后面改進及CMOS與其他電路組合的基礎。


TG及其改進

(1)傳輸管邏輯


MOS,傳輸管,邏輯延時


傳輸管和傳輸門的區別在于否是有全電壓擺幅,其實現的邏輯功能是一致的。


可以看到,傳輸管實現邏輯的關系還是串聯和并聯,并且串聯為與,并聯為或,需要使用保護電路防止懸空。輸出的邏輯與輸入的信號有關,這可以作為可編程的電路的單元。


(2)TG邏輯的改進

TG邏輯的改進還是專注于去除PMOS。根據反向輸入的NMOS等于PMOS的思路,如上圖3中的結構,可以將PMOS替代。可以看到的傳輸管不能無損傳輸,信號需要使用反相器恢復穩定。


組合邏輯分析

(1)電壓擺幅

電平需要能夠維持在L1和L0兩個狀態區間內,一旦混亂,就會出現邏輯錯誤。一般來說,可以使用電平恢復電路維持電壓(一個反相器與PMOS構成的電平恢復)。對于長的邏輯鏈,需要加入BUFF來維持電壓(這點在傳輸管中尤為重要)。


MOS,傳輸管,邏輯延時


(2)邏輯延時

邏輯延時:這部分是分析組合電路的延時的,采用的反相器為標準的估算方法(軟件可以實測,但是設計時需要估值),專業詞匯叫邏輯努力。


標準反相器鏈的延時T=tp0+tp0*f,其中tp0是空載延時,f是扇出。f=Cout/Cin,在同尺寸的反相器串聯時,f=1,并聯時f=N,N為下一級并聯的個數。


常用術語FO4即是扇出為4的設計。對于不同的反相器,則需要使用具體的計算得到比例。反相器鏈采用f=F^(1/N)的優化規則優化。


基于反相器鏈,可以推導CMOS門鏈的延時:

反相器常用P:N的W/L為2:1(綜合面積,速度,噪聲,功耗的考慮值),以此為基準可以推出同等最優尺寸的與非門尺寸為2:2:2:2,或非門尺寸為4:4:1:1,推算原則就是串聯翻倍,并聯不變的最優尺寸等效規則。


然后是CMOS門的延時:d=p+gh,p為基準延時tp0的倍數,g為電學努力,h為邏輯努力。


以與非門為例,得出下面的參數:

p=2(等效兩個理想反相器),g=4/3(A=2+2,B=2+2),h=Cout/Cin(單鏈,如果有分支,加上b這個參數,即下一級的負載數)。


優化的方法也是一樣的,使得f=F^(1/N),即可實現最優延時。f=gh,F=GBH,大寫即為連乘的小寫。




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